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上课时间 XX年XX月XX日 第X课时
课题 集成触发器的概述与RS触发器 课型 理论课
教学方法 讲授法、演示法 学法 观察演示、启发讨论 教具 PPT、黑板
教 学 目 的 要 求 1.了解一些常用集成触发器的引脚，理解常用触发器的作用。 2.会使用普通与非门电路搭建基本RS触发器。
教学重点 1.集成触发器概述 2.掌握基本RS触发器的电路组成和逻辑功能。 3.几种逻辑功能不同的触发器
教学难点 不同RS触发器的构成和触发方式
教学过程
【引入新课】 触发器是一种有记忆功能的器件，它是构成时序逻辑电路的基本器件。从今天开始我们将开始介绍触发器的类型、电路结构和功能的表示方法，为时序逻辑电路的学习打下基础。 【新课】 1.集成触发器概述 在数字系统中，不仅需要对二进制信号进行各种算术运算、逻辑运算和逻辑操作，还需要把参与这些运算和操作的数据以及结果保存起来。例如，在第6章中介绍的编码器/译码器电路都是组合逻辑电路，他们没有记忆功能，当输入信号消失后，编码输出也会立即消失。因此，在编码器的输出端还需连接具有记忆功能的电路部件，将编码的结果保存起来。触发器就是构成记忆功能部件的基本器件。 触发器（Flip-Flop，简称FF）的逻辑符号如图7.1所示。它有两个互非的输出端Q和Q (—)，还有1～2个输入端。一个实际使用的触发器都应具有以下特点： 图7.1 触发器的逻辑符号 ①触发器具有两个稳定的状态，即0 态和1态。当触发器的输出Q=0（Q (—)=1）时，称触发器处于0 态；当Q=1（Q (—)=0）时，称触发器处于1态。 ②没有外加输入信号作用时，触发器可以保持原来的状态不变，这是触发器具有的保持功能或记忆功能。1级触发器可以记忆1位二进制信息，共2个状态（即0和1）；N级触发器可以记忆N位二进制信息，共2N个状态。 ③在外加输入信号的作用（触发）下，触发器可以改变原来的状态，这是触发器具有的置0和置1功能。需要触发器记忆0信息时，就必须先将触发器置0；需要记忆1信息时，就必须先将触发器置1。为了方便叙述，一般把触发器原来的状态称为原态，用Qn表示；改变后的状态称为次态，用Qn+1表示。 根据电路结构和功能的不同，有RS触发器、D触发器、JK触发器、T触发器和T′触发器等常用类型。 2.RS触发器 2.1基本RS触发器 基本RS触发器是各种触发器中结构形式最简单的一种，同时也是许多电路结构复杂触发器的一个组成部分，其可以用与非门和或非门构成，本书主要介绍由与非门组成的基本RS触发器。 1.电路组成 由两个与非门G1和G2的输入端与输出端交叉耦合构成的基本RS触发器如图7.2.1（a）所示，图2.1（b）是其逻辑符号。R (—)D和S (—)D是两个输入端，Q和Q (—)是两个输出端。 （a）逻辑连接图 （b）逻辑符号 图7.2.1 与非门组成的基本RS触发器 2.逻辑功能 （1）R (—)D =1、S (—)D =1时，触发器保持原来的状态不变。 当两个输入R (—)D =1、S (—)D =1时，如果触发器的原态为0（即Q=0、Q (—)=1），则门G1的输出Q=0，使门G2的输出Q (—)=1保持不变，而Q (—)=1与S (—)D=1，又使门G1的输出Q=0保持不变；若触发器的原态为1（即Q=1、Q (—)=0），则门G2的输出Q (—)=0，使门G1的输出Q=1保持不变，而Q=1与R (—)D =1，又使门G2的输出Q (—)=0保持不变。 （2）R (—)D =0、S (—)D =1，触发器被置为0态。 当R (—)D =0、S (—)D =1时，不管触发器的原态是0还是1，都会由于R (—)D =0使门G2的输出Q (—)=1，而Q=1与S (—)D =1又使门G1的输出Q=0。这是基本RS触发器的置0功能，在输入R (—)D为低电平的作用下，触发器的现态变为0。 （3）R (—)D =1、S (—)D =0，触发器被置为,1态。 当输入R (—)D =1、S (—)D =0时，不管触发器的原态是0还是1，都会由于S (—)D =0使门G1的输出Q=1，而Q=1与R (—)D =1又使门G2的输出Q (—)=0。这是基本RS触发器的置1功能。在输入S (—)D低电平的触发下，触发器的现态变为1。 （4）R (—)D =0、S (—)D =0，触发器的状态不确定。 如果R (—)D =0、S (—)D =0两个输入端都是低电平时，那么R (—)D =0使门G2的输出Q (—)=1，S (—)D =0使门G1的输出Q=1，两个输出均为高电平。这种情况不仅破坏了触发器输出互非的特性，而且当输入信号同时消失时，由于与非门传输延迟时间的不同而产生竞争，使电路的状态不确定。因此，输入组合R (—)D =0、S (—)D =0在实际使用中是不允许出现的，它是基本RS触发器的约束条件。 综上分析，基本RS触发器的逻辑功能如表7.2.1所示。 表7.2.1 基本RS触发器真值表 输入信号输出状态逻辑功能000×不定10100置011001置111100保持11
3.时序图 触发器的输出随输入变化的波形称为时序图。基本RS触发器的时序图如图7.2.2所示。R (—)D=0 S (—)D=0是基本RS触发器的约束条件，使用时是不允许出现的。但为解释清楚触发器的特性，在图中有意识地加入了约束条件下的输入组合以及相应的输出波形。 图7.2.2基本RS触发器的时序图 为了便于分析，根据输入波形的变化把时序图分为5个时间阶段，即1～5时段。在第1时段前的触发器状态称为初态，它是触发器加上电源电压后的状态。触发器的初态是随机的，可能是0态，也可能1态，因此画时序图时应首先假设触发器的初态，一般都把初态设置为0。 在时序图的第1时段，R (—)D=0 S (—)D=1，触发器被置0，Q=0、Q (—)=1。在第2时段，R (—)D=1 S (—)D =0，触发器被置1，Q=1、Q (—)=0。在第3时段，R (—)D=0 S (—)D=0（出现约束状态），触发器的Q=1、Q (—)=1，使输出的互非特性被破坏。在第4时段，R (—)D=1 S (—)D =1，触发器应该处于保持状态。在此时段之前，触发器的输出Q=1、Q (—)=1，此时，门G1的输入S (—)D =1、Q (—)=1将使其输出Q=0；而门G2的输入R (—)D=1、Q (—)=1也将使其输出Q=0。但G1和G2的传输延迟时间是不同的，因此出现竞争。假设G1比G2的速度快，则Q先变为0，使Q (—)=1，触发器的现态为0，并被保持下来；若G2比G1的速度快，则Q (—)先变为0，使Q=1，触发器的现态为1，并被保持下来。对于一个具体的触发器来说，并不知道哪一个门的速度快，因此也不知道触发器保持的是0态还是1态，一般把这种情况称为触发器的状态未知或者不确定。在时序图中，不确定状态用上下两条虚线表示。在第5时段，R (—)D=0 S (—)D =1，触发器被置0。 4.特点及用途 1）特点 （1）输入端都为高电平时，触发器保持原态不变，因此高电平是无效的输入电平，它不能改变触发器的状态，也体现了基本RS触发器的记忆功能。 （2）输入端为低电平时，能改变触发器的输出状态。由于R (—)D端的输入为低电平时，触发器被置0，所以把R (—)D称为置0端，也叫复位端；S (—)D端的输入为低电平时，触发器被置1，所以把S (—)D端称为置1端，也叫置1端。 文字符号RD、SD上的非号“—”表示负脉冲触发，即加低电平有效，并在逻辑符号上标记一个小圆圈。不加非号的，表示正脉冲触发，即加高电平有效。文字符号RD、SD的下标“D”，表示输入信号直接（Direct）控制触发器的输出，因此基本RS触发器也称为直接触发器，低电平有效。 2）用途 基本RS触发器电路结构简单，是构成其他功能触发器必不可少的组成部分，可以用作数码寄存器、无抖动开关单脉冲发生器和脉冲变换电路等。 【例7-1】根据基本RS触发器输入信号的波形图，试画出输出信号对应的波形图。 解： 7.2.2同步RS触发器 在数字系统中，为了协调各部分电路的运行，常常要求某些触发器在时钟信号的控制下同时动作，有时钟控制端的触发器称为同步触发器。有的书中也称为钟控触发器。 1.电路组成 同步RS触发器的逻辑连接图和逻辑符号如图7.2.3所示。同步RS触发器由4个与非门G1～G4构成，其中G1和G2构成基本RS触发器，G3和G4构成输入控制电路。输入控制电路由时钟脉冲CP（ClockPulse）控制，将R、S的信号传送到基本RS触发器。R (—)D、S (—)D 不受时钟脉冲CP的控制，可以直接置0、置1，所以称R (—)D为异步置0端，S (—)D为异步置1端。R、S为输入端。 （a）逻辑结构图 （b）逻辑符号 图7.2.3 同步RS触发器 2.逻辑功能 CP脉冲有0、1两种电平的矩形波。 （1）当CP=0时，与非门G3和G4被封锁，无论输入端R和S是什么信号，输出端的Q和Q (—)保持原状态不变。 （2）当CP=1时，与非门G3和G4打开，输入端R和S的信号才能分别通过G3、G4门加在基本RS触发器的输入端，从而使触发器发生翻转。 综上所述，同步RS触发器的逻辑功能表如表7.7.2.2所示。 表7.2.2 同步RS触发器真值表 时钟脉冲输入信号输出状态逻辑功能CPRS0××00保持1110000保持1110101置1111000置011110×不定1
3.时序图 同步RS触发器的时序图如图7.2.4所示。如果触发器的初态为0，在第1个CP高电平到来之前，由于CP=0使触发器保持0态不变。当CP脉冲到来后，先是R=0、S=1，触发器被置为1态，使Q=1、Q (—)=0。随后R=1、S=0，触发器被置为0态，使Q=0、Q (—)=1。第1个CP结束后CP=0，触发器的状态保持Q=1、Q (—)=0不变。按照同步RS触发器的特性，可以分析并画出其他时钟周期的输出波形。 图7.2.4 同步RS触发器的时序图 4.特点 在CP=1 的所有时间里，RS的变化都将引起触发器输出端状态的变化，这就是同步RS触发器的动作特点。 【例7-2】根据同步RS触发器输入信号的波形图，试画出输出信号对应的波形图。 解： 7.2.3 计数型同步RS触发器及其空翻现象 触发器的用途之一就是构成计数电路，具有计数功能。每输入一个计数脉冲，触发器的状态要改变一次，利用触发器状态的改变，把计数脉冲的个数记录下来。 1.计数型同步RS触发器 计数型同步RS触发器如图7.2.5所示。触发器的输出端Q和R端相连，另输出端和S端相连，计数脉冲从CP引进。设触发器初始状态为0态，因此R=Q=0，S=Q (—)=1。当第一个CP计数脉冲到来时，触发器由0态翻转为1态，即Q=1。电路完成了一次计数。同时，触发器的状态也发生了变化，即R=Q=1, S=Q (—)=0。当第二个计数脉冲到来时，触发器又翻转为0态。这样，在正常情况下，每来一个CP脉冲，触发器的状态就发生一次翻转。触发器翻转的次数，反映了输入计数脉冲CP的个数，从而达到计数的目的。 图7.2.5计数型同步RS触发器 2.空翻的概念 在一个时钟脉冲作用下（CP=1期间）, 输入信号变化使触发器状态变化多次的现象，称为空翻，如图7.2.6所示。 图7.2.6 初态为0时空翻现象波形 3.空翻的危害 在数字系统中，特别是计数器中，触发器的CP端实质上是一个计数脉冲输入端，每接收一个计数脉冲CP，计数器状态变化一次，如出现空翻，将使计数器无法正常计数，故要克服空翻。 7.2.4 触发器的几种出发方式 触发器的时钟脉冲触发方式分为:同步出发、边沿触发和主从触发3种类型。 1.同步触发方式 同步触发方式采用电平触发，一般为高电平触发，即在CP高电平期间，输入信号起作用。 2.边沿触发方式 为了提高触发器的可靠性，增强抗干扰能力，希望触发器的现态仅仅取决于CP信号的下降沿（或上升沿）到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。为实现这一设想，人们相继研制成了各种边沿触发的触发器电路，其时序图如图7.2.6所示。 数字电路中，数字电平从低电平（数字“0”）变为高电平（数字“1”）的那一瞬间叫作上升沿。上升沿触发是当信号有上升沿时的开关动作，当电位由低变高而触发输出变化的就叫上升沿触发。也就是当测到的信号电位是从低到高也就是上升时就触发，叫做上升沿触发。反之，数字电平从高电平（数字“1”）变为低电平（数字“0”）的那一瞬间叫作下降沿。下降沿触发是当信号有下降沿时的开关动作，当电位由高变低而触发输出变化的就叫下降沿触发。也就是当测到的信号电位是从高到低也就是下降时就触发，叫做下降沿触发。但是，边沿触发方式也没有办法解决触发器的空翻现象，所以在这里就需要引入主从触发方式。 （a）上升沿触发器时序图 （b）下降沿触发器时序图 图7.2.6边沿触发器时序图 3.主从触发方式 采用主从结构的目的是为了防止触发器的空翻现象，在主从触发器中当CP=1时不管输入信号怎样变化，输出状态最多发生1次变化，从而防止了空翻。只能发生1次变化的原因是CP=1期间，从触发器的状态保持不变，而它的输出Q和Q (—)直接控制主触发器的钟控门，防止主触发器的状态多次变化。 本书以主从RS触发器为例，简单介绍主从触发方式的优点。 主从RS触发器由两个同样的同步RS触发器组成。其中一个同步RS触发器接受输入信号，其状态直接由输入信号决定，称为“主触发器”，主触发器的输出和另一个同步RS触发器的输入连接，该触发器为“从触发器”，其状态由主触发器的状态决定，两个同步RS触发器的时钟信号反相。主从RS触发器的逻辑结构图如图所示。 图7.2.7 主从RS触发器逻辑结构图 在CP=0时，主触发器被封锁、从触发器被打开，主触发器的状态决定从触发器的状态。由于CP=0，主触发器被封锁，所以R、S信号变化不能直接影响到输出。 在CP=1时，主触发器打开、从触发器被封锁，Q维持不变，R、S信号决定主触发器的状态。因此无论CP为高还是为低，主、从触发器总是一个打开，另一个被封锁，R、S状态的改变不能直接影响输出状态，从而解决了空翻现象。综上所示，主从RS触发器的逻辑功能表如表7.2.3所示。 表7.2.3 主从RS触发器真值表 时钟脉冲输入信号输出状态逻辑功能CPRS××00保持11↓0000保持11↓0101置11↓1000置01↓110×不定1
主从 RS 触发器的动作特点为：主从RS触发器的动作分两步完成。首先在CP=1期间，主触发器接收输入驱动RS信号进行主触发器的状态修改，但从触发器不动作。第二步，在CP↓时刻，从触发器按照此时主触发器的状态进行动作。需要注意的是，由于主触发器本身是一个同步RS触发器，所以在 CP=1 的全部时间里，输入 RS 信号都将对主触发器起控制作用，而且RS信号在CP=1时仍然有约束条件。 触发方式：主从触发方式（CP下降沿有效）。主从触发器状态的更新只发生在CP脉冲的下降沿，触发器的新状态由CP脉冲下降沿到来之前的R、S信号决定。 为了便于识别不同触发器的触发方式，表2.4列出来常见RS触发器的电路图形符号。 表7.2.4 常见RS触发器的电路图形符号 触发器类型电路符号同步RS触发器上升沿触发RS触发器下降沿触发RS触发器主从RS触发器 （cp下降沿有效）
【课堂小结】 1.什么是触发器？它和门电路有什么区别？ 2.基本RS触发器和同步RS触发器的主要区别是什么？ 3.对于如图7.2.1所示的基本RS触发器，其输入信号波形如图7.2.8所示，试画出输出信号的波形图。 图7.2.8 题3 4.对于如图7.2.3所示的同步RS触发器，其输入信号波形如图7.2.9所示，试画出输出信号的波形图。 图7.2.9 题4 5.用两个与非门构成基本RS触发器，画出电路图，并写出真值表，指出置1端和置0端。 【布置作业】
教学后记
上课时间 XX年XX月XX日 第X课时
课题 几种逻辑功能不同的触发器 课型 理论课
教学方法 讲授法、演示法 学法 观察演示、启发讨论 教具 PPT、黑板
教 学 目 的 要 求 1.掌握JK触发器。 2.理解主从JK触发器。 3.掌握D触发器。 4.掌握T触发器与T’触发器
教学重点 了解三种逻辑功能不同的触发器
教学难点 理解三种逻辑功能不同的触发器
教学过程
【引入新课】 为了方便使用，部分触发器类型已形成集成电路产品。集成触发器主要有主从JK触发器、边沿JK触发器和D触发器。不同结构的集成触发器有各自的特点，使用者可根据不同应用场合的需要来选择。接下来，我们来了解这几种逻辑功能不同的触发器。 【新课】 一. 电平触发JK触发器 JK触发器是一种功能最全面，而且没有约束条件的触发器，是数字电路触发器中的一种基本电路单元。JK触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，JK触发器的功能最为齐全。在实际应用中，它不仅有很强的通用性，而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。 1.电路组成 电平触发JK触发器的逻辑结构图和逻辑符号如图7.3.1所示。由逻辑结构图可见，它是在同步RS触发器电路的基础上增加了两条反馈线，一条反馈线把Q的输出信号反馈到原R钟控门的输入端，并把R改名为K；另一条反馈线把Q (—)反馈到原S钟控门的输入端，把S改名为J。 （a）逻辑结构图 （b）逻辑符号 图7.3.1 JK触发器 2.逻辑功能 当CP=0时，触发器的状态保持不变。 当CP=1时，电平触发器的JK触发器的状态根据J、K输入的4种组合，具有4种逻辑功能。 （1）当输入J=0、K=0时，,触发器保持原来的状态不变。 （2）当J=0、K=1时，，触发器置0。 （3）当J=1、K=0时，，触发器置1。 （4）当J=1、K=1时，，触发器的状态发生翻转。 在翻转功能下，如果触发器的原态是0则翻转为1，若原态是1则翻转为0。翻转是JK触发器增加的功能，在时序逻辑电路中，常常用翻转功能来完成计数，因此翻转也称为计数功能。 综上所示，JK触发器的逻辑功能表如表7.3.1所示，其简化后的逻辑功能表如表7.3.2所示。 表7.3.1 电平触发JK触发器的真值表 时钟脉冲输入信号输出状态逻辑功能CPJK0××00保持1110000保持1110100置0111001置1111101翻转10
表7.3.2 电平触发JK触发器简化后的真值表 输入信号输出信号逻辑功能JK00保持010置0101置111翻转
小知识点：电平触发JK触发器逻辑功能口诀“同为0时态不变，相异之时随J变，同为1时态翻转，如此记忆真方便。 如图7.3.1所示的电平触发JK触发器结构，在实际使用中存在“空翻”现象。处于翻转功能的电平触发JK触发器，在一个时钟周期内最多只能翻转1次，超过1次的翻转就是空翻。存在空翻现象的触发器会造成数字系统误动作，在使用中会受到限制。电平触发的JK触发器的空翻现象可用图7.3.2所示的时序图来说明。 图7.3.2电平触发JK触发器的空翻现象 在时序图中，假设电平触发JK触发器处于翻转功能，即J=1、K=1（JK的波形没有在图中画出），触发器的初态为0，每个与非门的平均传输延迟时间为tpd。当CP=1到达后，由于触发器初态是0，Q=0使门G4截止，Q (—)=1使门G3导通，经历2个tpd时间后，Q端输出由0变为1，再经过1个tpd后，Q (—)端输出由1变为0，触发器完成了状态的第1次翻转。当触发器翻转为1态后，如果CP=1继续保持，则由于Q (—)=0使门G3截止、Q=1使门G4导通，经历1个tpd时间后，Q (—)端输出由0变为1，再经过1个tpd后，Q端输出由1变为0，又使触发器完成状态的第2次翻转。如果CP=1持续时间较长，则触发器的状态将不断翻转，直至CP由1变为0为止。为了保证在CP=1期间触发器只翻转1次，则要求CP脉冲宽度应小于3tpd，而要触发器能可靠翻转，则要求CP的宽度大于2tpd，对CP=1的宽度要求十分苛刻。而且每个与非门的延迟时间也有差异，所以这种要求实际上是无法实现的。 二．主从JK触发器 1.电路组成 主从JK触发器是由两个时钟控制的触发器串接而成的，如图7.3.3所示。 图中G1～G4组成主触发器，输出为Qm和Q (—)m；G5～G8组成从触发器，输出为Q和Q (—)。时钟CP直接控制主触发器，而用C (—)P (—)控制从触发器。另外，还把从触发器的输出Q和Q (—)分别反馈到主触发器的时钟控制门G2、G1的输入端。 （a）逻辑连接图 （b）逻辑符号 图7.3.3 主从JK触发器 2.逻辑功能 当CP=1（）时，G5、G6被封锁，从触发器的Q和Q (—)保持状态不变。同时G1、G2被开启，主触发器可以按照JK特性发生1次状态变化。 当CP=0时，主从JK触发器的状态和电平触发的JK触发器一样，根据J、K输入的4种组合，也有4种逻辑功能。 （1）当输入J=0、K=0时，,触发器保持原来的状态不变。 此时，门G1、G2均被封锁。CP脉冲到来后，触发器的状态并不发生翻转，即,触发器保持原来的状态不变。 （2）当J=0、K=1时，，触发器置0。 此时，如果触发器原态，，则由于封锁了门G2，J=0封锁了门G2。CP脉冲到来后，触发器的状态并不发生翻转，即，触发器保持0态。 如果触发器原态，，那么在CP=1时，门G1输出1、G2输出0，所以主触发器为1态，即，。当CP脉冲下降沿到来后，主触发器的状态就转存到从触发器中，电路状态翻转为0态，即。 综上分析，不论触发器原来状态如何，CP脉冲到来后，触发器均置0。 （3）当J=1、K=0时，，触发器置1。 按照上面的分析方法，可以得知，不论原来触发器的状态如何，当CP脉冲到来后，触发器置1，即。 （4）当J=1、K=1时，，触发器的状态发生翻转。 此时，可认为J、K端都悬空，不加输入信号。每当CP脉冲下降沿到来后，触发器的状态就发生翻转，。 根据以上分析，主从JK触发器的逻辑功能表如表7.3.3所示，其简化后的逻辑功能表如表7.3.4所示。 表7.3.3 主从JK触发器的真值表 时钟脉冲输入信号输出状态逻辑功能CPJK0××00保持11↓0000保持11↓0100置01↓1001置11↓1101翻转10
表7.3.4 主从JK触发器简化后的真值表 输入信号输出信号逻辑功能JK00保持010置0101置111翻转
3.时序图 采用主从结构的目的是为了防止触发器的空翻现象，主从JK触发器防止空翻的时序图如7.3.4所示。 由图可见，在CP=1期间不管J、K输入信号怎样变化，主触发器的状态最多只能发生1次变化，因而防止了空翻。只能发生1次变化的原因是CP=1期间，从触发器的状态保持不变，而它的输出Q和Q (—)直接控制主触发器的钟控门，防止主触发器的状态多次变化。 虽然主从JK触发器可以防止空翻现象发生，但由于在CP=1期间，主触发器只能发生1次变化，又带来了1次变化问题。所谓1次变化问题是指主从JK触发器在CP=1期间，由于J、K的变化而使触发器的状态变化不符合其特性的现象。 图7.3.4 主从JK触发器的时序图 为了解释清楚1次变化问题，再用如图7.3.5所示时序图加以说明。图中的时钟脉冲有4个周期，在每个时钟周期的CP=1期间，输入J、K都有变化。从图中可见，在时钟第1个周期的CP=1期间，由于J=1，K=0，主触发器被置1（假设触发器的初态为0），发生了1次变化。此后，不管J、K如何变化，Qm=1不再变化。当CP的下降沿到来时，从触发器接受主触发器的状态，使Q由0变为1，发生了状态变化。根据JK触发器的特性，在CP的下降沿到来时刻，输入J=0，K=0，触发器处于保持功能而不应该变化，此时的状态变化不符合JK触发器的特性，这就是1次变化问题。CP其他周期内的输出波形也是按照这种方法画出来的，即在CP=1期间，根据J、K的组合找出主触发器的1次变化（在图中标①处），然后在CP的下降沿到来时，将Qm的状态传递给Q。 图7.3.5 存在1次变化的主从JK触发器的时序图 1 次变化问题是由于CP = 1 期间，输入 J、K 发生变化造成的，因此为了防止 1 次变化问题出现，就要求输入 J、K 在 CP = 1 期间不变化。使用窄脉冲作为 CP，避开 J、K 的变化，也可以有效防止 1 次变化问题出现。 【例7-3】根据主从JK触发器输入信号的波形图，试画出输出信号对应的波形图。 解： 三．D触发器 本节将讨论由主从JK触发器构成的D触发器。 D触发器具有“置1”、“置0”的功能，主要用于存储二进制数。 1.电路组成 D触发器的电路结构和逻辑符号如图7.3.6所示。其电路结构是把JK触发器的J端信号，通过非门接到K端，即使K=。触发器的输入信号从J端输入，便构成了D触发器。 （a）逻辑连接图 （b） 逻辑符号 图7.3.6 D触发器 2.逻辑功能 根据主从JK触发器的特性，很容易推导出D触发器的工作原理。 （1）D=0，触发器置0。 当D=0时，相当于JK触发器的J=0、K=1。由JK触发器的逻辑功能可知，当CP脉冲下降沿到来后，触发器置0，即 （2）D=1，触发器置1。 当D=1时，相当于JK触发器的J=1、K=0。由JK触发器的逻辑功能可知，当CP脉冲下降沿到来后，触发器置1，即 综上所述，D触发器的逻辑功能如表7.3.3所示。 表7.3.3 D触发器的真值表 输入信号输出状态逻辑功能D000置01101置11
从表可见，D触发器只有置0和置1功能，它依靠CP=0来保持状态不变（表中用Qn+1=Qn来表示保持特性）。 3.时序图 根据D触发器的特性，画出的时序图如图7.3.7所示。 图7.3.7 D触发器的时序图 由时序图可见，CP脉冲下降沿（CP由1变为0的一瞬间）对应D的状态决定了Q的状态，在这一时刻，如果D=0,则Q=0，如果D=1,则Q=1。 【例7-4】根据D触发器输入信号的波形图，试画出输出信号对应的波形图。 解： 7.3.4 T触发器 本节将讨论由主从JK触发器构成的T触发器。 T触发器是一种可控制的计数触发器。 1.电路组成 T触发器的逻辑连接图和逻辑符号如图7.3.5所示。T触发器是把JK触发器的两个输入端合并为一个输入端得到的，并把这个输入端命名为T。 （a）逻辑连接图 （b）逻辑符号 图7.3.5 T触发器 2.逻辑功能 （1）T=0，时，触发器保持原态不变。 当T=0时，相当于JK触发器的J=0、K=0。由JK触发器的逻辑功能可知，当CP脉冲下降沿到来后，触发器保持原来状态不变：。 （2）T=1时，触发器为计数状态。 当T=1时，相当于JK触发器的J=1、K=1。由JK触发器的逻辑功能可知，触发器处于计数状态。即每输入一个CP脉冲，触发器的状态就翻转一次：。 综上所示，T触发器的逻辑功能如表7.3.4所示。 表7.3.4 T触发器的真值表 输入信号输出状态逻辑功能T000保持11101计数10
T触发器具有保持和计数两种逻辑功能，由T端的输入信号控制。T=0，保持状态不变，T=1，开始计数，因此，T触发器也称为可控计数触发器。 3.时序图 根据T触发器的特性，画出的时序图如图7.3.6所示。由时序图可见，由时序图可见，CP脉冲下降沿（CP由1变为0的一瞬间）对应T的状态决定了Q的状态，在这一时刻， 如果T=0，触发器输出状态保持原态不变，T=1时，触发器的状态发生翻转，。 图7.3.6 T触发器时序图 【例7-5】根据基本T触发器输入信号的波形图，试画出输出信号对应的波形图。 解： 【课堂小结】 1.画出两种JK触发器的逻辑符号：（a）CP脉冲上升沿触发有效；（b）CP脉冲下降沿触发有效。 2.JK触发器与RS触发器的逻辑功能有什么不同？ 3如图7.3.7所示是JK触发器，如(a)是逻辑符号，图（b）是其输入CP、J、K各自对应的波形，试画出Q和相对应的波形（设Q初态为0）。 图3.7.7 题3 4.如图7.3.8所示是D触发器，如(a)是逻辑符号，图（b）是其输入CP、D各自对应的波形，试画出Q和相对应的波形（设Q初态为0）。 图3.7.8 题4 【布置作业】
教学后记
上课时间 XX年XX月XX日 第3课时
课题 基本RS触发器的搭建与调试 课型 实训课
教学方法 讲授法、演示法 学法 观察演示、启发讨论 教具 PPT、黑板
教 学 目 的 要 求 利用74LS00与非门电路搭建基本RS触发器并验证其功能。
教学重点 搭建74LS00与非门电路
教学难点 1.74LS00与非门电路的搭建 2.74LS00与非门电路的功能验证
教学过程
【实训工具及器材】 （1）所需工具见表7.10。 表7.10 工具清单 编号名称规格数量1MF-47万用表指针式1只2考工专用连孔板8.3cm*5.2cm1块3可调直流稳压电源常规型号1台4数字示波器常规型号1台
（2）所需元件清单见表7.11 表7.11 元器件清单 编号名称规格数量174LS0074LS001块2单芯导线0.5mm*200mm1套36X6轻触按钮6mmx6mm2个4LED发光二极管红色2个5电阻470Ω2个6电阻1KΩ2个
【实训相关知识】 本实验利用74LS00与非门构成基本RS触发器。 图7.25 74LS00搭建RS触发器电路原理图与其管脚排列图 工作原理： 当RS端均无效时，触发器状态保持不变。触发器保持状态时，输入端都加非有效电平（高电平），需要触发翻转时，要求在某一输入端加一负脉冲，例如在S端加负脉冲使触发器置1，该脉冲信号回到高电平后，触发器仍维持1状态不变，相当于把S端某一时刻的电平信号存储起来，这体现了触发器具有记忆功能。 当RS端均有效时，触发器状态不确定。在此条件下，两个与非门的输出端Q和Q (—)全为1，在两个输入信号都同时撤去（回到1）后，由于两个与非门的延迟时间无法确定，触发器的状态不能确定是1还是0,因此称这种情况为不定状态，这种情况应当避免。从另外一个角度来说，正因为R端和S端完成置0、置1都是低电平有效，所以二者不能同时为0。 特性方程： (7.10)
【实训内容与步骤】 图7.26 部分元器件布局参考图 （1）用74LS00构成一个RS触发器。R (—)、S (—)端接电平按钮输出，Q、Q (—)端接电平指示LED。 （2）改变R (—)、S (—)的电平，观察并记录Q、Q (—)的值并填写如下表格。 表7.13 测量并填写RS触发器的输出结果 输入输出/R/S/QQ00011011
【实训评价】 表7.14 基本RS触发器的搭建与调试 项目考核内容配分（分）评分标准得分（分）万用表设置（1）万用表的档位选择10万用笔档位设置错误，扣5分电路搭建（1）完成RS触发器电路的搭建10搭建错误，每处扣2分（2）完成按键电路的搭建10搭建错误，每处扣2分（3）完成LED指示灯电路的搭建10搭建错误，每处扣2分（4）电源电路搭建10搭建错误，每处扣2分（5）整机上电调试10调试错误，每处扣2分（6）填写RS触发器输出结果表10测量结果错误，每处扣2分安全文明操作（1）工作台上工具物品排放整齐10工作台上物品随意摆放、脏乱，扣1——5分（2）严格遵照安全操作规程10违反安全操作规程扣1-5分合计100实训体会学到的知识学到的技能收获
教学后记
上课时间 XX年XX月XX日 第3课时
课题 用D触发器搭建多路控制开关电路 课型 实训课
教学方法 讲授法、演示法 学法 观察演示、启发讨论 教具 PPT、黑板
教 学 目 的 要 求 利用CC4013双D触发器完成多路控制开关电路的搭建。
教学重点 完成D触发器多路控制开关电路的搭建
教学难点 搭建D触发器多路控制开关电路 调试D触发器多路控制开关电路
教学过程
【实训工具及器材】 （1）所需工具见表7.15。 表7.15 工具清单 编号名称规格数量1MF-47万用表指针式1只2考工专用连孔板8.3cm*5.2cm1块3可调直流稳压电源常规型号1台4数字示波器常规型号1台
（2）所需元件清单见表7.16 表7.16 元器件清单 编号名称规格数量1CC4013CC40131块2单芯导线0.5mm*200mm1套36X6轻触按钮6mmx6mm3个4LED发光二极管红色1个5电阻470Ω1个6电阻300KΩ1个7电阻2KΩ1个8继电器JRX-13F1个9二极管1N40011个
【实训相关知识】 如图7.27是用一片CC4013正边沿触发双D集成触发器构成的多路控制开关电路。D触发器的一个输出端1Q (—)与输入端1D相连，接成具有计数功能的触发器，另一个输出端1Q接至三极管V1的基极,控制V1管的饱和导通(开)和截止(关)，进而控制继电器K的工作。图中S1至Sn为多路按钮开关(手按下接通，放手则自动断开)，它们并联在电源正极和D触发器的时钟脉冲输入端1CP之间。 图7.27 多路控制的开关电路 设未接通任何开关时,D触发器处于0态，即触发器1Q是低电平，三极管V1截止,继电器失电不工作。当按动任一只开关(设为S1)后，时钟脉冲1CP由0变1的瞬间,1D=1Q (—)=1,触发器即翻转为1态,1Q输出高电平,V1管饱和导通，继电器得电工作。若S1再断开,1CP由1变0,是下降沿，对触发器翻转无效,1Q=1不变、此时1D=1Q (—)=0。若要使继电器停止工作,则只要再按动S1至Sn中任意一只开关,1CP又由0变1的瞬间,1D=1Q (—)=0,则触发器又翻回0态,1Q端输出低电平,V1管截止继电器失电而停止工作。 本电路中使用的集成触发器CC4013其内部管脚结构图如图7.28所示，其真值表如表7.17所示。 图7.28 CC4013双D触发器内部结构图与管脚图 表7.17 CC4013真值表 控制输入输出nSDnCDNcpnDnQnQ (—)10××1001××0111××1100↑00100↑110
【实训内容与步骤】 图7.29 部分元器件布局参考图 利用CC4013与其他外围电路，参考所给电路图完成多路控制开关的搭建 利用所发给的LED与电阻自主完成电路，使继电器吸和时，LED灯能点亮。 【实训评价】 表7.18 用D触发器搭建多路控制开关电路 项目考核内容配分（分）评分标准得分（分）万用表设置（1）万用表的档位选择10万用笔档位设置错误，扣5分电路搭建（1）完成CC4013电路的搭建10搭建错误，每处扣2分（2）完成按键电路的搭建10搭建错误，每处扣2分（3）完成继电器电路的搭建10搭建错误，每处扣2分（4）电源电路搭建10搭建错误，每处扣2分（5）整机上电调试10调试错误，每处扣2分（6）自主设计并完成LED灯电路10设计错误，每处扣2分安全文明操作（1）工作台上工具物品排放整齐10工作台上物品随意摆放、脏乱，扣1——5分（2）严格遵照安全操作规程10违反安全操作规程扣1-5分合计100分实训体会学到的知识学到的技能收获
教学后记
上课时间 XX年XX月XX日 第3课时
课题 四人抢答器的搭建与调试 课型 实训课
教学方法 讲授法、演示法 学法 观察演示、启发讨论 教具 PPT、黑板
教 学 目 的 要 求 利用74LS175集成D触发器完成四人抢答器电路的搭建与调试
教学重点 利用D触发器完成四人抢答器电路的搭建与调试
教学难点 理解四人抢答器电路的工作原理
教学过程
【实训目的】 利用74LS175集成D触发器完成四人抢答器电路的搭建与调试。其具体要求如下：抢答前，各触发器清零，四只发光二极管均不亮。抢答开始后，假设S1先按通，则1D先为1，当CP脉冲上升沿出现时，点亮LED1；其他按钮随后按下相应的发光二极管不会亮。若要再次进行抢答，只要清零即可。 【实训工具及器材】 （1）所需工具见表7.19。 表7.19 工具清单 编号名称规格数量1MF-47万用表指针式1只2考工专用连孔板8.3cm*5.2cm1块3可调直流稳压电源常规型号1台4数字示波器常规型号1台5低频数字信号发生器常规型号1台
（2）所需元件清单见表7.20 表7.20 元器件清单 编号名称规格数量174LS175CC40131块2单芯导线0.5mm*200mm1套36X6轻触按钮6mmx6mm3个4LED发光二极管红色4个5电阻10KΩ5个6电阻270Ω1个874LS00与非门电路1个9二极管41481个
【实训相关知识】 图7.30四人竞赛抢答电路原理图 图7.30是用一片74LS175四D触发器构成的四人智力竞赛抢答电路。图中直流电压(+5V)经四只按钮开关S1~S4分别接集成电路1D~4D。74LS175的输出1Q~4Q分别控制相应的四个发光二极管LED1~LED4,四个互补输出1Q (—)~4Q (—)都接至与非门G1的输入端,再经非门G2反相后的输出信号去控制与非门G3来控制CP脉冲的输入。 抢答前,各触发器清零,四个输出1Q~4Q为0,四只发光二极管均不亮。又因lQ (—)= 2Q (—)=3Q (—)= 4Q (—)=1,则G1门输出为0,而G2门输出为1,使G3门打开，从而CP脉冲可以进入D触发器的CP脉冲输人端。在S1~S4未接通时,1D~4D均为0，即使CP脉冲进入触发器,各输出端仍维持为0,各发光管仍不亮。 抢答开始后，若S1先接通，则1D先为1.当CP脉冲上升沿出现时,相应的输出端1Q为高电平，点亮LED1而1Q (—)=0,使G1门输出为1,G2门输出为0,封锁G3门,CP不能再进入触发器。因此其他按钮随后按下也不能使相应的D触发器输出，相应的发光二极管不会亮。若要再次进行抢答，只要清零即可。 其中74LS175的内部结构图与管脚排列图如图7.31所示。 图7.31 74LS175内部结构图与管脚排列图 74LS175的真值表如表7.21所示。 表7.21 74LS175真值表 输入输出CLEARCPDQQ (—)0××011↑1101↑00110×Q0Q (—)0
【实训内容与步骤】 图7.32 部分元器件布局参考图 利用74LS175与其他外围器件搭建四人抢答器电路。 参考电路中未绘制出与非门电路74LS00的电源连接部分，请根据之前所学的知识完善电路，并完成四人抢答器电路。 【实训评价】 表7.22 四人抢答器的搭建与调试 项目考核内容配分（分）评分标准得分（分）万用表设置（1）万用表的档位选择10万用笔档位设置错误，扣5分电路搭建（1）完成74LS175电路的搭建10搭建错误，每处扣2分（2）完成按键电路的搭建10搭建错误，每处扣2分（3）完成LED电路的搭建10搭建错误，每处扣2分（4）电源电路与复位电路的搭建10搭建错误，每处扣2分（5）整机上电调试10调试错误，每处扣2分（6）自主设计并完善与非门电路10设计错误，每处扣2分安全文明操作（1）工作台上工具物品排放整齐10工作台上物品随意摆放、脏乱，扣1——5分（2）严格遵照安全操作规程10违反安全操作规程扣1-5分合计100实训体会学到的知识学到的技能收获
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