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第9章 触发器
中职2023高教版《电子技术基础》
5.典型集成触发器的引脚功能并能正确使用。
学习要点：
1.触发器的基本概念和基本特点。
2.时钟脉冲的作用及触发器的触发方式。
3.触发器的逻辑符号、真值表、逻辑功能。
4.触发器的工作波形图。
第9章 触发器
9.1 概述
9.3 JK触发器
9.2 RS触发器
9.4 D触发器
9.2.1 基本RS触发器
9.2.2 同步RS触发器
9.1 概述
1．触发器的基本特点
2.触发器的控制信号
3．触发器的种类
课堂思考：
什么是触发器？它和门电路有什么区别？
本节小结
1.触发器是构成时序逻辑电路的基本逻辑部件。可以记忆1位二值信号。
2.触发器的种类
（1）根据有无时钟脉冲触发可分为两类：无时钟触发器与时钟控制触发器。
（2）根据电路结构不同可分为3类：同步RS触发器、主从触发器和边沿触发器。
（3）根据逻辑功能不同可分为5类：RS触发器、JK触发器、D触发器、T触发器和
9.2.1 基本RS触发器
1.电路结构
9.2 RS触发器
(a)逻辑电路 (b) 逻辑符号
基本RS触发器是由两个与非门G1、G2的一个输入端和输出端交叉连接而成，有两个输入端 和两个互补的输出端 、 。 =1、 =0称为触发器处于1状态或置位状态； =0、 =1称为触发器处于0状态或置位状态。
2. 逻辑功能
、
基本RS触发器真值表
3.波形分析
波形图：反映触发器输入信号的取值与输出状态之间对应关系的图形，
称为波形图。
基本RS触发器波形图
设基本RS触发器的初始状态为0，则其输入、输出波形如下图所示。
保持
置1
置0
置1
置1
4.基本RS触发器的主要特点
5.集成RS触发器
集成RS触发器是将组成基本RS触发器的各个逻辑门电路制作在同一块芯片上。
常见的集成RS触发器有：CMOS型的RS触发器MC14043B（国产为C4043B）
TTL型的RS触发器74LS279等。
(a)引脚排列 (b)电路符号
MC14043B又称为三态RS锁存器，其内部包含4个基本RS触发器单元，每个触发器的输出端均受同一个使能端EN控制，EN为高电平有效。当EN为高电平时，触发器按基本RS触发器工作；当EN为低电平时，所有触发器的输出端均处于高阻状态。
集成RS触发器MC14043B简介：
MC14043B真值表
输 入 输 出 逻辑功能
Qn EN R S Qn+1
× 0 × × 断开 高阻态
0 1 0 0 0 保持
1 1
0 1 0 1 1 置1
1 1
0 1 1 0 0 置0
1 0
0 1 1 1 不定 不允许
9.2.2 同步RS触发器
1.电路结构和逻辑符号
(a)逻辑电路 (b)逻辑符号
2.逻辑功能
同步RS触发器的逻辑功能表
3．波形分析
4. 同步RS触发器的主要特点
设同步RS触发器的初始状态为0，其输入信号R、S,时钟信号CP和输出状态Q的波形如右图。
课堂思考：
基本RS触发器有何逻辑功能？哪种情况应当避免？
本节小结
1.基本RS触发器具有置1、复0、保持功能，应当避免R非、S非都有效的情况。
2.基本RS触发器属于无时钟触发器，即输入端一旦有信号出现，输出状态就可能随之发生变化。但在实际使用中，有时需要多个触发器按一定的节拍动作，于是产生了同步触发器，又称时钟触发器。
9.3 JK触发器
1.电路结构
（a）逻辑电路 （b）逻辑符号
主从JK触发器
2.逻辑功能
（4）J=1、Ｋ=1,当ＣＰ到来时，触发器将向相反的状态翻转一次，即
Qn+1=
（1）J=0、Ｋ=0,当ＣＰ到来时，输出保持原态不变，即Qn+1=Qn 。
（2）J=0、Ｋ=1,当ＣＰ到来时，触发器被置为0态，即Qn+1=0。
（3）J=1、Ｋ=0,当ＣＰ到来时，触发器被置为１态，即Qn+1=１。
主从JK触发器真值表
3.波形分析
设JK触发器的初始状态为0，其输入信号J、K,时钟信号CP和输出状态Q的波形如下图。
由图可见，当CP=1时，输入端J、K的状态，决定了触发器的次态；而CP的下降沿，决定了触发器的状态更新。在上图中，当第一个CP=1时，J=1，K=0，主触发器被置1；当该CP的下降沿到来时，从触发器翻转，输出为Q=1。
边沿触发是指触发器的状态翻转是在时钟脉冲CP的上升边沿或下降边沿完成的。它能有效地克服触发器的“空翻”问题，使其抗干扰能力和工作可靠性得到较大提高。
4.边沿触发
Q
K
J
CP
置０
置１
保持
翻转
下降沿触发JK触发器的波形图
（1）判断下降沿触发器的次态的依据，是CP脉冲下降沿前一瞬间输入端的状态。
提示：
（2）当触发器为下降边沿触发时，通常在其逻辑符号的CP端用小圆圈表示。
5.集成JK触发器
（1）TTL集成JK触发器
TTL集成JK 触发器的常用型号有：74LS70、74LS72、74LS73、74LS76 和
74LS112。
(a) 引脚排列图 (b) 逻辑符号
74LS112的引脚排列图及逻辑符号图
74LS112内含两个性能相同的下降沿触发JK触发器。
（2）CMOS集成JK触发器
CC4027 是上升沿触发的 CMOS 型集成JK 触发器，它内含两个性能相同的上升沿触发JK触发器。
(a)引脚排列图 (b) 逻辑符号
上升沿触发集成JK触发器CC4027
课堂思考：
主从JK触发器的初始状态为Q=0，CP、J、K信号波形如右图所示，试画出触发器Q端的波形。
本节小结
1. JK触发器具有保持、置0、置１和翻转功能。
。
2. 、 不受CP脉冲限制而对触发器进行置1或置0，低电平有效, 当预置完毕，应处于高电平，此后触发器才能进入正常工作状态。
3. 主从JK触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有CP=1期间接受输入信号，CP下降沿到来时触发翻转的特点。输入信号J、K之间没有约束。
4. 边沿触发是指触发器的状态翻转是在时钟脉冲CP的上升边沿或下降边沿完成的。它能有效地克服触发器的“空翻”问题，使其抗干扰能力和工作可靠性得到较大提高。
9.4 D触发器
2.逻辑功能
1.电路结构
（a）逻辑电路 (b)逻辑符号
D触发器
（1）D=0时：由图（a）可知，此时相当于J=0、K=1，因此，当CP脉冲加入后，输出端Q置为0，与输入端D的状态一致。
（2）D=1时：此时相当于J=1、K=0，当CP脉冲加入后，输出端Q置为1，与输入端D的状态一致。
在时钟脉冲CP到来后，D触发器的状态与输入端D的状态相同，即Qn+1=D。
D Qn Qn+1 说明
0 × 0 置“0”
1 × 1 置“1”
D触发器的真值表
3.波形分析
假设Q的初始状态为1态。因为是下降沿触发，所以当D=1且CP脉冲下降沿时，触发器输出端Q置1；当D=0且CP脉冲下降沿时，触发器输出端Q置0。
D触发器波形分析
4.集成边沿触发D触发器
集成边沿D触发器分为TTL和CMOS两种类型。
74HC74是高速CMOS边沿D触发器，其引脚功能如下图所示。
74HC74引脚功能
74HC74的特点
（3）属于CMOS边沿触发器，CP上升沿触发。
（1）内含两个性能相同的D触发器。
（2）每一个触发器都带有直接置0端RD和直接置1端SD，且都为低电平有效。
课堂思考：
1.如何将主从JK触发器转换为D触发器？D 触发器的输出状态与输入端D有什么关系？
2.列出 D 触发器的真值表。
本节小结
1.D触发器的逻辑功能是：在时钟脉冲CP到来后，D触发器的状态与输入端 D的状态相同，即Qn+1 = D。
2.下降沿触发时，在分析波形时，要看CP脉冲下降沿对应的输入端 D的状态：当D=1时，触发器输出端Q置1；当D=0时，触发器输出端Q置0。
3.集成边沿触发D触发器有TTL和CMOS两种类型。

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