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(共27张PPT)
项目7 时序逻辑电路
任务7.1 时序逻辑电路的分析和设计思路
任务7.2 集成计数器
任务7.3 寄存器
任务7.4 555定时电路
项目导入
时序逻辑电路是数字逻辑电路的重要组成部分，时序逻辑电路又称时序电路，主要由存储电路和组合逻辑电路两部分组成。时序逻辑电路在结构以及功能上的特殊性，相比其他种类的数字逻辑电路而言，往往具有难度大、电路复杂并且应用范围广的特点。
时序逻辑电路在工程实际中应用非常广泛，数字钟、交通灯、计算机、电梯的控制盘、门铃和防盗报警系统中都有它的身影。
学习时序逻辑电路，首先要了解时序逻辑电路的功能描述方法和基本分析方法，在此基础上，还需了解时序逻辑电路的设计思路等。
知识目标和技能目标了解时序逻辑电路的特点,掌握其分析方法;熟悉时序逻辑电路的设计步骤；了解集成计数器的管脚排列图、电路功能、实际应用及芯片扩展应用。了解常用中规模集成移位寄存器的电路功能与应用；掌握应用Multisim8.0电路仿真软件设计同步时序逻辑电路的技能。任务7.2 集成计数器
提出问题
你了解计数器的概念吗？二进制计数器有什么特点？十进制计数又有何特点？什么是集成计数器？你是否能够掌握集成计数器的应用和扩展应用？
概述
以计数为目的的集成电路称为计数器。计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制功能，同时兼有分频功能，计数单元通常由具有存储功能的各类触发器构成。
集成计数器是时序逻辑电路的具体应用，计数器按工作方式的不同可分为同步计数器和异步计数器；按进位制可分为二进制计数器、十进制计数器和N进制的计数器；按功能又可分为加法计数器、减法计数器和加/减可逆计数器等。
概述
当时序逻辑电路的触发器位数为n，电路状态按二进制数的自然态序循环，经历的独立状态为2n个，此类电路称为二进制计数器。
7.2.1 二进制计数器
二进制计数器根据构成电路的各位触发器是否共用一个CP脉冲而分为同步二进制计数器和异步二进制计数器；按照二进制数递增或递减规律又可分为加计数器和减计数器以及可逆计数器。
概述
进行十进制计数时，须满足构成十进制计数的规则。十进制计数器实际上是在8421BCD码的基础上得到的，因此也称为二—十进制计数器。
7.2.2 十进制计数器
8421BCD码是用四位二进制代码表示一位十进制数的，即从0000
~1001来对应表示十进制的0~9十个数码。二进制数1010~1111在8421BCD代码中不存在，称为无效码。当采用8421BCD码计数时，计至第十个时钟脉冲时，十进制计数器的输出应从“1001”跳变到“0000”，完成一次十进制数的有效码循环。
分析：图中各位触发器均为上升沿触发的D触发器。由于各位D触发器的输入D端与它们各自输出的非联在一起，所以，F0在每一个时钟脉冲上升沿到来时翻转一次。 F1在Q0由1变0时翻转， F2在Q1由1变0时翻转， F3在Q2由1变0时翻转。
0
0
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1
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0
异步计数器举例
十进制加计数器
举例2
分析：图中各位触发器也是上升沿触发的D触发器，且各位D触发器的输入D端也与它们各自输出的非联在一起，所不同的是，后一位触发器的时钟脉冲不是接前一位触发器的输出非端，而是直接用前一位的输出作为后一级的时钟脉冲，因此，F0在每一个时钟脉冲上升沿到来时翻转一次。 F1在Q0由0变1时翻转， F2在Q1由0 变1时翻转， F3在Q2由0 变1时翻转。即：
CP
Q
0
Q
1
Q
2
Q
3
1
1
1
1
1
1
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1
1
0
0
1
0
0
0
0
1
0
0
0
0
十进制减计数器
7.2.3 集成计数器及其应用
74LS90是一个14脚的集成电路芯片，其内部是一个二进制计数器和一个五进制计数器，下降沿触发。引脚排列如图示。
74LS90的引脚1和14是五进制计数器的时钟脉冲输入端；引脚2和3是直接清零端；引脚6和7是直接置1端；引脚5是电源端；引脚10是“地”端；引脚12是二进制输出端；引脚8、9、11是由低位到高位排列的五进制计数器的输出端；引脚4和13是空脚。
1.集成芯片74LS90的引脚功能及正确使用
74LS90构成二进制计数电路
引脚14作为时钟脉冲输入端CPA，12脚QA作为输出端，可构成一个一位二进制计数器。
输入
74LS90
S91
S92
QC
CPA
CPB
R01
R02
VCC
＋5V
QB
QD
QA
空
GND
空
输出
74LS90构成五进制计数电路
引脚1CPB作为时钟脉冲输入端，QD、QC、QB作为输出端，有效状态为000、001、010、011、100，可构成一个五进制计数器。
CP
74LS90
S91
S92
QC
CPA
CPB
R01
R02
UCC
＋5V
QB
QD
QA
空
GND
空
74LS90构成十进制计数电路
构成十进制计数器的第一种方法：14脚作为CP输入端时，输出端由高到低的排列顺序为QD~QA，构成一个8421BCD码二—十进制计数器；
CP
74LS90
S91
S92
QC
CPA
CPB
R01
R02
VCC
＋5V
QB
QD
QA
空
GND
空
CP
74LS90
S91
S92
QC
CPA
CPB
R01
R02
UCC
＋5V
QB
QD
QA
空
GND
空
74LS90构成十进制计数电路
构成十进制计数器的第二种方法：1脚作为CP输入端时，输出端由高到低的排列顺序为QA~QD，构成一个5421BCD码二—十进制计数器；
输 入 输 出
RO1 RO2 S91 S92 CPA CPB QD QC QB QA
1 1 0 × × × 0 0 0 0
1 1 × 0 × × 0 0 0 0
× × 1 1 × × 1 0 0 1
× 0 × 0 ↓ 0 二进制计数
× 0 0 × 0 ↓ 五进制计数
0 × × 0 ↓ Q0 8421BCD码十进制计数
0 × 0 × Q1 ↓ 5421BCD码十进制计数
74LS90计数器功能真值表
60进制计数器
74LS90的功能扩展：构成10~99任意计数
64进制计数器
利用两片74LS90构成个位片和十位片，采用上图所示预置数法和下图所示反馈复位法可构成10~99任意进制计数器。
2. 集成芯片74LS161的引脚功能及正确使用
74LS161是一个16脚的集成电路芯片，上升沿触发。具有异步清零、同步预置数、进位输出等功能，引脚排列如图示。
74LS161的引脚1是清零端；2脚是时钟脉冲输入端；引脚3、4、5、6是预置数据信号输入端A、B、C、D；直接清零端；引脚7和10是输入使能端；16脚是电源端；8脚是“地”端；9脚是同步预置数控制端；15脚是进位输出端；引脚11~14是由高到低的数据输出端。
4
1
2
3
5
6
7
15
16
CP
A
B
C
GND
Q
D
Q
C
Q
B
Vcc
74LS161
8
9
10
11
12
14
13
C
r
D
D
L
P
T
Q
A
CO
·
74LS161的功能真值表
0
1
1
1
1
Cr
清 零
×
0
1
1
1
LD
预 置
× ×
× ×
0 ×
× 0
1 1
P T
使 能
×
↑
×
×
↑
CP
时 钟
× × × ×
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D C B A
预置数据输入
0 0 0 0
d3 d2 d1 d0
保 持
保 持
计 数
QD QC QB QA
输 出
工作模式
异步清零
同步置数
数据保持
数据保持
加法计数
①只要清零端Cr输入低电平“0”，无论其它输入端如何，数据输出端QDQCQBQA＝0000，电路工作状态为“异步清零”。
74LS161的功能真值表
0
1
1
1
1
Cr
清 零
×
0
1
1
1
LD
预 置
× ×
× ×
0 ×
× 0
1 1
P T
使 能
×
↑
×
×
↑
CP
时 钟
× × × ×
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D C B A
预置数据输入
0 0 0 0
d3 d2 d1 d0
保 持
保 持
计 数
QD QC QB QA
输 出
工作模式
异步清零
同步置数
数据保持
数据保持
加法计数
②当Cr=1、LD=0时，在时钟脉冲CP上升沿到来时，数据输出端QDQCQBQA等于预置输入数值DCBA，这时电路功能为 “同步预置数”。
74LS161的功能真值表
0
1
1
1
1
Cr
清 零
×
0
1
1
1
LD
预 置
× ×
× ×
0 ×
× 0
1 1
P T
使 能
×
↑
×
×
↑
CP
时 钟
× × × ×
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D C B A
预置数据输入
0 0 0 0
d3 d2 d1 d0
保 持
保 持
计 数
QD QC QB QA
输 出
工作模式
异步清零
同步置数
数据保持
数据保持
加法计数
③清零端和预置数端均为无效态1，若使能端P和T中至少有一个为低电平0，无论其它输入端为何电平，数据输出端QDQCQBQA的状态保持不变。此时的电路为 “数据保持”功能。
74LS161的功能真值表
0
1
1
1
1
Cr
清 零
×
0
1
1
1
LD
预 置
× ×
× ×
0 ×
× 0
1 1
P T
使 能
×
↑
×
×
↑
CP
时 钟
× × × ×
d3 d2 d1 d0
× × × ×
× × × ×
× × × ×
D C B A
预置数据输入
0 0 0 0
d3 d2 d1 d0
保 持
保 持
计 数
QD QC QB QA
输 出
工作模式
异步清零
同步置数
数据保持
数据保持
加法计数
④清零端和预置数端均为无效态1，使能端P和T均为高电平，在时钟脉冲作用下，电路处于“加法计数”工作状态。计数状态下，QDQCQBQA＝1111时，进位输出CO＝“1”。
74LS161利用清零端或置数端可构成N进制计数器。下图所示为用一片74LS161构成12进制计数器的两种方法：
利用清零端CR的异步归零法，关键是将状态1100反馈到清零端。
利用置数端LD的同步归零法，关键是将状态1011反馈到置数端。
上述两种方法的比较：
异步归零构成十二进制计数器，从状态0000开始计数，计到状态1011时，再来一个CP计数脉冲，电路不是立即归零，而是先转换到状态1100，借助1100的译码使电路归零，因此这种归零方法存在一个极短暂的过渡状态1100。
同步归零构成的十二进制计数器，从状态0000开始计数，计到状态1011时，再来
一个CP计数脉冲，电路立即归零。显然，这种归零方法不存在过渡状态1100。
用74LS161构成256进制进制计数器
低位片由于CTT、CTP、清零端和置数端均为1而在CP脉冲到来时开始计数，计数到1111时，由CO端输出一个高电平，使高位片的CTT、CTP同时为1，这时高位片计数一次。之后低位片归零，重新从0000开始计数，而进位端CO不再有进位致使高位片的CTT、CTP为零，高位片不会计数，直到低位片又计满进位时才会重新推动高位片再计数一次，依此类推，直至计数至256，两片计数器同时归零，开始第二个循环计数。
16×16
=256
用74LS161构成8421码60进制计数器
个位片计数至1010时异步归零，从0开始第二个循环计数，第二个循环计数开始时个位片的清零端由于“有0出1”而对十位片的CP端产生一个上升沿，因此推动十位片计数一次；当个位片计数至第20次、30次、40次、50次时，均会推动十位片计数一次，当第60个时钟脉冲到来时，个位片计至1010，十位片计至0110，它们将同时清零，重新第二个循环计数。
用74LS161构成8421码24进制计数器
个位片计数至1010时异步归零，从0开始第二个循环计数，第二个循环计数开始时个位片的清零端由于“有0出1”而对十位片的CP端产生一个上升沿，因此推动十位片计数一次；当个位片计数至第20次时，又会推动十位片计数一次，当第24个时钟脉冲CP到来时，个位片计至0100，十位片计至0010，这两个1同时送入与非门，使两片同时清零，重新第二个循环计数。
Sikaoyuwenti
思考与问题
1
3
2
试用74LS90集成计数器构成一个十二进制计数器，要求用反馈预置数法实现。
试用74LS161集成计数器构成一个六十进制计数器，要求用反馈清零法实现。
何谓计数器的“自启动”能力？

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